Описание
Инфраструктура ядра SHARC+
400 МГц (макс.) тактовая частота ядра
640 КБ SRAM-памяти первого уровня (L1) на кристалле (с контролем четности) увеличивает производительность с низкой задержкой
Поддержка 32-, 40- и 64-разрядных вычислений с плавающей запятой
32-битная фиксированная точка
Адресация байтов, коротких слов, слов, длинных слов
Память
256 КБ SRAM второго уровня (L2) на кристалле с защитой ECC — устраняет необходимость во внешней памяти во многих случаях использования
Один интерфейс третьего уровня (L3), оптимизированный для низкого энергопотребления системы, обеспечивающий 16-разрядный интерфейс для SDRAM-устройств DDR3 (поддерживающих устройства DDR3L с напряжением 1,35 В)
16-разрядный контроллер памяти DDR/DDR3L
1.Поддержка напряжения 35 В для DDR3L
Усовершенствованные аппаратные ускорители
Усовершенствованные механизмы разгрузки FIR/IIR, работающие на тактовой частоте ядра для дополнительной вычислительной мощности
Криптографические механизмы безопасности с OTP
Мощная система DMA
Инновационный цифровой аудиоинтерфейс (DAI) включает:
8x Full SPORT интерфейсов с режимами TDM и I2S
2x S/PDIF Rx/Tx, 8 пар ASRC
4x прецизионные генераторы тактовых импульсов
28 буферов
Другие периферийные соединения / интерфейсы:
2x Quad SPI, 1x Octal SPI
MLB 3-контактный
6x I2C, 3x UARTs
2x Link Ports
10x таймер общего назначения, 1x счетчик общего назначения
2x сторожевых таймера
4-ч 12-битных АЦП
40 выводов GPIO, 28 выводов DAI
Термодатчик
17 мм x 17 мм (шаг 0,8 мм) 400-шариковый CSP_BGA
Безопасность и защита
Аппаратные ускорители криптографических операций
Быстрая безопасная загрузка с IP-защитой
Усовершенствованные ускорители FIR и IIR, работающие на частоте до 1 ГГц
Соответствие стандарту AEC-Q100 для автомобильных приложений
